Un diseño a nivel funcional o de comportamiento (behavioral description) permite describir circuitos digitales atendiendo únicamente a las relaciones existentes entre las entradas y salidas del circuito, pero sin hacer referencia a la estructura real o hardware del que se compone el circuito.
Al diseñar un circuito FPGA con ISE, luego de sintetizar el circuito descrito en el lenguaje Verilog HDL, se obtienen dos formas de representación esquemática diferentes:
Desde la interfaz de ISE se puede apreciar que son: RTL Schematic y Technology Schematic ¿Cuál es la diferencia entre los dos?
El esquema tecnológico, este tipo de diagrama esquemático es el diagrama de circuito real de FPGA, es el efecto de síntesis en FPGA.
Por el contrario, RTL Schematic es el resultado del análisis sintáctico, similar a cómo se diseña un circuito con un esquema.
La vista rtl es en realidad el diagrama de transferencia a nivel de registro, que se genera antes de la síntesis, la ubicación y el enrutamiento. No es la estructura de circuito final diseñada. Es la encarnación más fiel de la entrada de diseño, y su función principal es ayudar a los diseñadores a verificar los problemas en la entrada de diseño. Al igual que cuando se usa la síntesis XST, hay un esquema de visualización rtl y un esquema de tecnología de visualización.
La diferencia es solo la estructura obtenida por análisis gramatical, y es el efecto integral puro de su diseño., Puede ayudarlo a comprender su algoritmo; y Este último es el efecto integrado en FPGA, que se puede ver con chipcope, reflejando el circuito real y el uso de recursos
RTL View
Viewing an RTL schematic opens an NGR file that can be viewed as a gate-level schematic. This schematic is generated after the HDL synthesis phase of the synthesis process. It shows a representation of the pre-optimized design in terms of generic symbols, such as adders, multipliers, counters, AND gates, and OR gates, that are independent of the targeted Xilinx device.
Technology View
Viewing a Technology schematic opens an NGC file that can be viewed as an architecture-specific schematic.
This schematic is generated after the optimization and technology targeting phase of the synthesis process. It shows a representation of the design in terms of logic elements optimized to the target Xilinx device or "technology"; for example, in terms of of LUTs, carry logic, I/O buffers, and other technology-specific components. Viewing this schematic allows you to see a technology-level representation of your HDL optimized for a specific Xilinx architecture, which might help you discover design issues early in the design process.
You should always refer to technology schematic for synthesized result. To disable RTL schematic generation to speed up synthesis, you can set XST property Generate RTL Schematic (-rtlview) to "No".
REFERENCIAS
Programador Clic (2020)"¿Cuál es la diferencia entre RTL Schematic y Technology Schematic?" [Online]. Available on: https://programmerclick.com/article/81121648800/
Santiago C. & Jesús A. (2001) "Diseño de Circuitos Digitales a Nivel de Registro" [Online]. Available on: https://www.scielo.cl/scielo.php?script=sci_arttext&pid=S0718-07642010000200012
Sebmp (s.f) "DISEÑO RTL" [Online]. Available on: https://www.ele.uva.es/~lmarques/Docencia/Sebmp/Verilog_2.pdf
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